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ゲート付きSRラッチを理解する：真実のテーブル、回路、作業原則

ゲート付きSRラッチは、1つのデータを保存する単純な回路です。有効化またはクロック信号がオンになっている場合にのみ機能し、基本的なSRラッチよりも信頼性が高くなります。この記事では、それがどのように機能するか、ロジックゲートとそのシンボルと真実のテーブルでどのように構築されるか、そのタイミング、PLCでの使用、使用されている基本的なSRラッチとどのように異なるか、およびその長所と短所について説明します。

カタログ

図1。ゲートSRラッチ

ゲートSRラッチとは何ですか？

クロック化または同期SRラッチとも呼ばれるゲートSRラッチは、有効な信号（またはクロック/制御入力）を含む基本的なSRラッチの改良バージョンです。出力は、この有効な信号がアクティブである場合にのみ変更され、更新が制御されたタイミングで発生するようにします。

この設計は、単純なSRラッチでよく見られる予測不可能な動作を防ぎます。これは、タイミング制御なしで入力の変化にすぐに反応します。有効な信号をゲートとして使用することにより、ラッチはデータストレージと取得の両方を同期します。

ゲートSRラッチ回路

NORとゲートを使用したゲートSRラッチ

図2。NORとゲートを使用したゲートSRラッチ

この設計は、ゲートの組み合わせを使用して1つのデータを保存します。回路には、セット、リセット（R）、およびクロック（CLK）の3つの入力が含まれます。保存された値とその逆を表す2つの相補的な出力、QとQ̅を生成します。

とゲートはフィルターとして機能します。セットとリセットの入力が、CLKが高い場合にのみNORベースのメモリコアに到達できるようにします（ロジック1）。CLKが低い場合、ゲートは変更をブロックし、ラッチは以前の状態を保持します。

クロスカップルまたはゲートは、コアメモリ要素であるフィードバックループを形成します。このループは、新しい有効な入力がそれをオーバーライドするまで、回路が現在の状態を「記憶」することを保証します。

nor and latchの操作：

•条件の設定：s = 1、r = 0、clk = 1→qは1（ラッチストアの高さ）に強制されます。

•リセット条件：r = 1、s = 0、clk = 1→qは0に強制されます（ラッチストアは低くなります）。

•保持条件：s = 0、r = 0、clk = 1→qは以前の値を保持します（変更なし）。

•無効な状態：S = 1、r = 1→qは未定義の状態に入ります（避ける必要があります）。

NANDゲートを使用したゲートSRラッチ

図3。NANDゲートを使用したゲートSRラッチ

NANDベースのゲートSRラッチは、同じ原則で動作しますが、NANDロジックにロジックを置き換えます。まだs、r、およびclk入力があり、補完的な出力qとq̅を生成します。

NANDゲートは、CLKがアクティブな場合にのみ、セットとリセットが状態を変更できることを保証します。クロスカップされたNANDゲートは、NORバージョンと同様に、出力を最後の状態にロックします。

NANDベースのラッチの操作：

•条件の設定：s = 1、r = 0、clk = 1→q = 1。

•リセット条件：r = 1、s = 0、clk = 1→q = 0。

•保持条件：s = 0、r = 0、clk = 1→qは現在の状態を保持します。

•無効な状態：S = 1、r = 1→Qは未定義になります。

ゲートSRラッチのシンボル

図4。ゲートSRラッチのシンボル

ゲートSRラッチのシンボルには、セット、リセット（r）、および有効化（e）、および2つの出力、qとq̅の3つの入力が表示されます。動作は簡単です。Eが高い場合、ラッチはSおよびR入力に応答します。Eが低い場合、ラッチは入力の変更を無視し、現在の出力を維持します。

ゲートSRラッチトゥルーステーブル

有効（e）	セット	リセット（r）	次のq	説明
0	x	x	Q	ラッチが無効になっています
1	0	0	Q	状態を保持します
1	1	0	1	状態を設定します
1	0	1	0	状態をリセットします
1	1	1	-	未定義の状態

E = 0の場合、ラッチは何もしません。Q以前の価値を保持するだけです。

ゲートSRラッチのタイミング図

図5。ゲートSRラッチのタイミング図

タイミング図は、ラッチまたはフリップフロップが時間の経過とともにその入力信号（この場合はS、R、およびCLK）にどのように応答するかを示しています。ゲート付きSRラッチの場合、出力がQおよびQˉの変更が許可されている場合、クロック信号（CLK）が制御します。

1。T1で：

クロック信号clk = 1、およびset入力s =0。r= 1（リセットアクティブ）で、ラッチはリセットされ、q = 0はq = 1です。

2。T2で：

Sは1に切り替わりますが、CLKはまだ1です。これにより、設定された条件がアクティブになり、Qが1に、Qが0に切り替わります。

3。T3で：

クロックは0に低下します。この時点で、ラッチは「凍結」されます。つまり、QとQは、SまたはRの変化に関係なく現在の値を保持します。

4。T4で：

CLKは1にさかのぼり、出力QとQˉは再びSとRの現在の状態に応答します。たとえば、r = 1とS = 0の場合、Qは0にリセットされます。

はしご論理のゲートSRラッチ

図6。ラダーロジックのゲートSRラッチ

プログラム可能なロジックコントローラー（PLC）では、ラッチング回路がメモリ関数にとって重要です。上記のように、はしごロジック図を使用してゲート付きSRラッチを実装できます。

この回路で：

•CR1は、セットリレーとして機能します。

（e）とSの両方がアクティブ（論理高）の両方である場合、CR1はエネルギーを与え、出力qをHigh（1）に設定します。

•CR2はリセットリレー（R）として機能します。

eとrの両方がアクティブな場合、cr2はエネルギーを与え、q（0）にリセットします。

•（e）を有効にすると、ゲート信号として機能し、ラッチがeが高い場合にのみsまたはrに応答するようにします。

Eが低い場合、状態の変更は発生しません。Qは以前の状態を保持します（「ラッチ」）。

ゲートSRラッチと基本的なSRラッチの違い

側面	基本的なsr ラッチ	ゲートSR ラッチ
制御信号	入力を有効にしません。SとRによって直接制御される	操作を制御するためのenable（e）入力が含まれます。
応答	出力はSまたはR入力ですぐに変更されます。	Enable（e）がアクティブな場合にのみ出力が変更されます。
同期	非同期に動作します。	有効な信号と同期して動作します。
タイミング制御	特定のタイミング制御はありません。	タイミングは、有効またはクロック信号によって規制されています。
グリッチ予防	不要な状態の変化の影響を受けやすい。	イネーブルを高くすることを要求することにより、グリッチを減らします。
デザインの複雑さ	NORまたはNAND GATESを備えた単純な構造。	追加の制御入力により、わずかに複雑です。
出力安定性	入力が異なると、出力が予期せず変化する場合があります。	Enableが低い場合、出力は安定したままです。
フリップフロップに対する適合性	クロックフロップフロップデザインには理想的ではありません。	クロック式フリップフロップを作成するための基礎として使用されます。
アプリケーション	小さなロジック回路とシンプルなメモリストレージ。	シーケンシャルロジック、メモリユニット、およびクロックされたシステム。
消費電力	ゲートが少ないため、わずかに低くなります。	追加の制御ロジックにより、わずかに高くなります。

ゲートSRラッチの利点と制限

利点

•制御可能で予測可能な状態の変更により、バイナリストレージに信頼性があります。

•いくつかの基本的なロジックゲートのみを必要とするシンプルな設計。

•ビルディングブロックとして同期回路と簡単に統合します。

•ゲートの要件が最小限のため、ハードウェアコストが低くなります。

•出力が入力とともに急速に変化するため（ゲートの遅延によって制限）ため、応答時間が速くなります。

•フリップフロップ、レジスタ、およびメモリシステムを構築するための基礎として機能します。

•概念的に理解しやすく、シーケンシャルサーキットについて学ぶのに理想的です。

制限

•SとRの両方の入力が高い場合、未定義または無効な動作。

•レベルトリガーされた性質による入力グリッチまたはノイズに敏感。

•無効な入力条件を防ぐために、複雑な設計で追加のロジックが必要です。

•エッジトリガーされたフリップフロップと比較して、高速システムでの正確なタイミングについて信頼性が低い。

•単独での制限された機能は、追加のコンポーネントなしで複数のビットを保存することはできません。

•入力が同時にまたは非常に近い場合の人種状態のリスク。

結論

ゲート付きSRラッチは、安全で制御された方法でデータを保存するため、デジタルサーキットの重要な部分です。グリッチを避けたり、信号を時計のタイミングと一致させたり、フリップフロップやメモリユニットなどのより複雑なサーキットを構築するのに役立ちます。その設計はシンプルで、データの保持、信号のクリーニング、制御信号をアクティブに保つなどのタスクに適しています。ただし、入力とリセットの両方が同時にアクティブになっている場合に問題が発生する可能性があり、ノイズに敏感である可能性があります。また、1ビットのデータしか保存されていないため、より大きなシステムまたはより高速なシステムに追加の部品が必要です。